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利用可编程振荡器增强基于FPGA的系统

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利用可编程振荡器增强基于FPGA的系统

定义
今天的FPGA是包含许多功能块的复杂系统,多个时钟通常用于驱动不同的块。 系统设计人员必须决定如何将外部振荡器和内部资源结合起来,以实现较好的时钟树设计。本文将讨论当前可用于满足时钟速度和抖动要求的选项,重点关注可编程时钟振荡器作为基于FPGA的系统的时序参考。主题包括高分辨率频率选择,EMI降低技术和基于FPGA的抖动清除器带来的灵活性。

介绍
复杂的FPGA包含大量功能块或单元,需要相互通信以执行各种复杂操作。 除基本逻辑阵列外,FPGA还包括内部存储器(RAM),DSP模块,处理器,锁相环(PLL)和用于定时生成的延迟锁定环(DLL),标准I / O,高速数字收发器和并行 接口(PCI,DDR等)。许多设计使用多个时钟来驱动不同的块,并且每个可能需要不同的频率。这些时钟通常使用外部振荡器和内部PLL和DLL的组合生成,具体取决于时钟速度和抖动要求。某些功能的时钟速度由应用决定,而设计者可以为系统的其他部分选择频率。

1、多个时钟频率
I / O接口相关的时钟需要以行业标准频率运行,以确保不同系统之间的互操作性。示例包括PCI Express为100 MHz,SATA为75 MHz或PCI为33.333 MHz。用户通常可以选择驱动处理器或状态机引擎的时钟频率。这种灵活性使设计人员能够选择优化速度,功率或资源使用的频率。

在优化速度时,使用尽可能高的频率来最大化每秒的操作次数似乎很简单。然而,时钟周期抖动必须足够低,以便最小时钟周期大于设计中的关键时序路径。FPGA中的内部PLL可用于从较低频率的外部参考振荡器合成较高频率的时钟。 如果PLL具有高频率分辨率和低抖动,这可能是频率选择的有效方法。当由简单的外部振荡器驱动时,低噪声,小数N分频PLL可以满足大多数规范。然而,许多FPGA使用具有环形压控振荡器(VCO)的整数PLL,因为它们易于设计并且消耗非常少的功率。这种PLL的问题是频率分辨率和抖动之间的折衷。典型的整数PLL包括预分频器(P),反馈分频器(M)和后分频器(N),如图1所示。输出频率由等式1定义。

 

1.典型整数PLL的框图

 

虽然输出抖动取决于参考时钟和内部VCO的相位噪声,但内部VCO的贡献通常占主导地位.PLL的带宽越高,VCO相位噪声越低,整体抖动越低。最大PLL带宽定义为预分频比的函数,如下所示:

 

在指定实际PLL时常用的带宽更保守的值由公式3给出:

 

增加带宽以改善抖动通常是可取的。一个问题是通常需要大的P值来实现足够高的频率分辨率,从而限制最大PLL带宽。


2、优化PLL设计
一种允许高频分辨率和低抖动的方法是使用可编程振荡器作为外部参考。 这对内部PLL提出了更低的要求,同时提供了所需的性能。 可编程外部振荡器可以使用更高的频率参考,这可以降低所需的预分频比,从而实现更高的PLL带宽。例如,考虑一个需要56 MHz时钟和10 ps RMS抖动的应用。图2显示了两种设计,一种使用标准的25 MHz参考,另一种使用来自可编程振荡器的非标准28 MHz参考。设计a需要较大的P值,导致50 kHz的带宽(由等式3计算)和30 ps的抖动,这超出了规范。设计b利用频率可编程性来选择允许的输入频率 预分频比为1,导致PLL带宽为1.4 MHz。 抖动小于10 ps rms,符合规定的要求。可编程振荡器可包括石英或硅MEMS谐振器,但基于MEMS的振荡器具有易于以各种工业标准塑料封装和任何所需输入频率获得的优点。它们提供了经济高效的解决方案,可满足要求苛刻的FPGA应用的抖动要求。

 

2.两种PLL设计:(a)标准频率参考时钟和(b)灵活的频率参考时钟,允许更高的PLL带宽和更低的抖动

 

3、降低EMI
振荡器的一个潜在问题是产生不需要的电磁干扰(EMI)。可编程振荡器可以结合有效降低振荡器发出的EMI的特性。有两种可用于FPGA器件的选项是边沿速率调整和扩频时钟(SSC)[2]。边沿速率调谐或增加时钟信号的上升和下降时间,可降低由特定电路中的时钟走线辐射的高阶时钟谐波产生的EMI。 峰值时钟信号保持不变,避免了使用滤波器降低EMI时的电压摆幅降低。图3显示了时钟谐波幅度与上升时间的函数关系,证明了边沿速率调谐在降低高次谐波EMI方面的有效性。假设下降时间等于上升时间,提供对称信号。

 

 

3.时钟信号谐波幅度与上升/下降时间的函数关系

 

有两种方法可以增加上升/下降时间。 第一个增加的负载电容具有增加电流消耗的缺点。可编程振荡器可以选择调整输出电流驱动,而不会影响电流消耗。这种方法是首选。边沿速率调谐可以有效,但它一次只能在一个电路上工作,并且只能在时钟走线辐射的时钟谐波上工作。此外,对于具有高速时钟的系统,可能无法充分调整上升/下降时间以实现所需的EMI降低。SSC是一种EMI降低技术,通过在更大的频率范围内扩展时钟信号的能量,减少时钟树发出的峰值电磁辐射和由树时钟控制的数据线。这降低了给定频率下的峰值功率,并且对于主载波频率和高次谐波都是有效的。 时钟频率越高,EMI降低越大。这使得SSC非常适合高频应用。频率扩展选项包括以载波频率为中心的中心扩展或向下扩展,其中调制集中在标称频率以下。图4展示了具有2%向下扩展的SSC调制示例。SSC对FPGA来说是一个特别有吸引力的选择,因为它可以降低共享相同时钟源的所有功能模块的EMI。其他降低EMI的方法,例如跟踪滤波和上升/下降时间控制,往往会降低系统某一部分的EMI。

 

4. SSC调制降低EMI

 

4、系统内频率编程
可编程振荡器可以使用数字控制来动态编程系统中的频率。此类设备的一个应用是网络,电信,视频/音频和仪器应用中的抖动清除。这种数字可控振荡器(DCXO)通过直接驱动PLL反馈分频器或小数N分频PLL调制器的数字输入实现卓越的频率控制。[1] 由FPGA驱动的DCXO能够动态控制环路带宽。例如,可以将带宽设置得更高以减少锁定时间并提高跟踪动态性,或设置较低的值以实现更好的抖动清除性能。设计DCXO时,有几个参数很重要:频率分辨率,更新速率和更新延迟。DCXO量化噪声与频率分辨率和更新速率有关,并应远低于振荡器固有的相位噪声。如图5中的示例所示,以25,000次更新/秒的更新速率,1 ppb的分辨率会导致足够的 来自DCXO的低相位噪声。

 

5.具有不同频率分辨率的DCXO在更新速率为25 kHz时的量化引起的相位噪声

 

重要的是要考虑更新速率对最终相位噪声的影响。通常,较低的更新率导致来自相位检测器和环路滤波器的任何误差信号被DCXO在更长的时间内积分,这导致更高的相位噪声。对于1 ppb分辨率的DCXO,如图6中的数据所示,可以容忍更新率低至2500次更新/秒,而不会对相位噪声产生不利影响。目前可用的高精度DCXO可提供1 ppb或更高的分辨率,其中 即使在相对较低的更新速率下,也可以有效地消除对输出相位噪声

 

6.更新速率对频率分辨率为1 ppb的DXCO的相位噪声的影响

 

DCXO的更新速率和延迟有助于环路滤波器的整体稳定性。当更新速率和更新延迟的倒数都比目标环路带宽高至少10倍时,环路将是稳定的。 这意味着对于1 kHz环路带宽,更新速率应高于10 kHz且更新延迟小于100μs。具有这些规范的DCXO随时可用。

 

5、降低抖动

当锁定到嘈杂的系统时钟时,通常需要抖动清除技术,以便生成具有低相位噪声和低抖动的稳定时钟信号。同步或抖动清除PLL的一个重要组成部分是具有模拟(VCXO)或数字(DCXO)频率控制的高精度振荡器。

 

 

当今的高性能DCXO可以设计为充分降低量化噪声,使其成为低带宽PLL的解决方案。 如图7所示,仅使用FPGA和DCXO芯片成功实现了抖动清除,从而展示了这样的概念。

 

6、概要
具有小数N分频PLL的可编程振荡器可以很好地用作FPGA的外部参考时钟。可编程输入频率的优势使得可以设计具有非常低抖动的PLL。可编程性使添加边沿速率控制和SSC等功能轻松实现EMI降低 或数字控制以提高稳定性以优化系统性能。使用具有先进的可编程DCXO的FPGA可提供额外的优势,即成为一款经济高效的高参数化抖动清除解决方案,适用于嘈杂的时钟参考。


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