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用于低带宽PLL的高稳定性控制振荡器的分析

用于低带宽PLL的高稳定性控制振荡器的分析

 

定义
对于低带宽PLL,由于其低增益和高稳定性,高Q控制振荡器(CO)是首选器件。本文讨论压控振荡器(VCXO),基于变容二极管和基于PLL的两种不同实现。它还讨论了数字控制振荡器(DCXO),以增加系统设计的灵活性和鲁棒性,同时考虑量化,更新延迟和环路滤波器实现对环路性能的影响。

介绍
高稳定性控制振荡器(CO)用于同步或抖动清除PLL,用于网络,电信,视频/音频和仪器应用。这种PLL通常具有非常低的带宽,例如小于1kHz,以滤除来自参考输入时钟的大部分相位噪声和抖动。这些电路使用高Q机械谐振器来实现非常低的频率控制增益和高稳定性,这对于设计稳定的低带宽PLL是必需的。

 

两个主要的高稳定性控制振荡器如下

1.基于可调谐高Q谐振器(VCXO)的压控振荡器
2.基于高Q谐振器的数字控制振荡器(DCXO)

PLL的输入中断并且受控振荡器有效地自由运行时,对于需要非常严格的稳定性的应用,可以改进VCXO或DCXO的本地频率稳定性。例子包括SONET中的同步器和重定时器以及具有保持功能的电信应用。 在这种情况下,机械谐振器频率通过温度补偿技术(VC-TCXO或DC-TCXO)进一步稳定,以校正温度或恒温控制技术(VC-OCXO或DC-OCXO)的频率变化,以稳定谐振器温度 并避免基于环境温度变化的频率变化。

最常用的高Q谐振器是基于石英晶体或微机电系统(MEMS)谐振器。 这些谐振器分别依靠石英晶体或硅材料的机械特性来实现高Q值。石英谐振器基于压电现象进行工作。 这些谐振器在以共振频率对其施加机械应力时产生最大电流。 相反,目前商用MEMS谐振器使用静电激励产生高Q振荡。

 

高稳定性CO使用两种主要的频率控制方法,如下所列。
1直接拉机械谐振器频率
2使用高分辨率PLL拉

上述频率控制器件具有不同的特性和优势,这些特性和优势会影响使用它们的低带宽PLL的设计和性能。本白皮书分析了这些功能和优点,并检查了最终的权衡。

VCXO体系结构和规范
在解释不同类型的VCXO的体系结构和功能之前,让我们定义如下的关键VCXO规范。
拉距(PR)
标称条件下全输入电压范围的频率控制范围。
绝对拉动范围(APR)
在全范围的工作条件下,包括温度,老化和电压/负载变化,保证频率控制范围。由于任何其他因素,APR被计算为PR减去振荡器频率稳定性。

VCO增益(kv)
给定输入电压变化的频率变化率。 该比率表示为Hz / V或ppm / V。
接近相位噪声
频率偏移低于10 kHz偏移时的相位噪声,通常由输入电压噪声敏感度决定。

 

2.1 VCXO架构
VCXO使用下面列出的两种频率控制方法之一。
①直接拉机械谐振器频率
这种类型的VCXO的一个常见例子是通过改变并联电容来控制谐振频率的基于石英的振荡器。通常,电容通过使用变容二极管的电压来控制,从而产生VCXO器件。 这个例子如图1所示。

 

②拉动使用PLL
在这种架构中,稳定的振荡器输出驱动高分辨率PLL,通常是分数N分频PLL,以实现足够高的分辨率。PLL调制器采用模数转换器(ADC)以模拟方式驱动。这种架构如图2所示。

 

2.2基于变容二极管的VCXO
这些VCXO使用变容二极管“拉”石英振荡器的频率,并已在许多应用中广泛使用。 然而,它们的使用要求仔细权衡噪声,APR和Kv。通常,最好选择目标APR的最低Kv,以最大限度地降低相位噪声影响并改善PLL稳定性。容纳拉动范围宽于+/- 100ppm可能会对器件的相位噪声性能或可靠性/质量产生不利影响。Kv线性对控制电压在10%范围内,这会影响整个工作范围内的PLL带宽和稳定性。

 

2.3基于PLL的VCXO

基于PLL的VCXO使用由高稳定度振荡器驱动的高分辨率PLL,如基于MEMS或石英的振荡器,如图2所示。频率控制功能通过ADC实现,该ADC将输入电压数字化并驱动小数 -N PLL调制器。 这种架构提供以下优点。

•0.1%至1%的Kv线性度很容易实现
•可以在不影响MEMS或石英振荡器质量的情况下实现宽范围(> 1000pm)

但是,这样的VCXO确实需要额外的ADC和分数PLL电路。ADC数字分辨率通常设计为小于交流电路的热噪声。ADC之后是低通滤波器,以最大限度地减少热噪声和量化噪声。由于热噪声的抖动效应,整个电路可实现无限分辨率。因此,从应用角度来看,直接模拟控制和在频率控制分辨率方面使用这种ADC没有区别。

ADC噪声对接近相位噪声的影响取决于拉动范围。 拉程越高,输出对输入噪声越敏感。 对于低拉范围,在±50ppm或更低的范围内,噪声影响通常最小,这意味着近相位噪声主要由振荡器相位噪声决定。

 

Vin噪声影响与拉动范围成比例地增加,对于拉伸范围的每增加一倍,大约6dB。基于变容二极管的石英VCXO也是如此。因此,这两种类型的VCXO在接近相位噪声和拉距范围之间进行权衡。

3低带宽PLL中的VCXO

低带宽PLL可以通过两种主要方式实现:

1.使用相位检测器和/或电荷泵,然后使用带宽非常低的模拟环路滤波器,如图3所示。由于带宽较低,环路滤波器的R和C值通常非常大。
2.使用带数字输出的鉴相器。在FPGA中实现环路滤波器,并使用数模转换器(DAC)驱动VCXO,如图4所示。

第二种方法更灵活,因为可以通过软件轻松修改过滤器。 但是,它需要额外的DAC电路,其可以是简单的脉宽调制器(PWM)电路,接着是电阻器 - 电容器(RC)滤波器。

 

 

4DCXO架构
DCXO也可以通过两种方式实现。

 

 

 

①通过以数字方式切换一系列并联电容来拉动石英谐振器的频率,如图5所示。

②使用从属于高Q振荡器的高分辨率PLL。 如图6所示,频率控制功能是通过直接驱动PLL反馈分频器或小数N分频PLL调制器的数字输入来实现的。

 

DCXO在优化关键控制振荡器参数时具有最大的灵活性。 DCXO在低带宽PLL中的优势在于:
•非常线性的特点。 线性度优于1%很容易实现,而变容二极管可获得5%至10%的线性度。
•用户可编程的Kv
•Kv和APR之间没有折衷。可拉性谐振器在整个温度范围内趋于变得不稳定。这需要更大的拉距和Kv才能达到目标APR
•由于输入电路模拟噪声,不会降低近相位噪声
•拉动范围和相位噪声之间没有折衷
•不需要用于数模转换或板载模拟滤波器的附加电路

此外,DCXO允许使用FPGA或微控制器(uC)动态控制环路带宽。例如,可以将带宽设置得更高以缩短锁定时间,然后减小以提高跟踪动态性和稳定性。
但是,使用DCXO进行设计时,需要注意使用VCXO时不相关的问题。

 

5、DCXO用于低带宽PLL

DCXO的输出频率通过写入器件的某些内部寄存器来控制。 在PLL设计中需要考虑的DCXO的特性如下。

•频率控制分辨率
•频率更新率
•频率更新延迟

频率分辨率和更新率的组合决定了量化噪声引起的加性相位噪声。图7显示了针对不同分辨率的10 MHz DCXO的接近相位噪声的模拟结果。该模拟假定更新速率为25000次更新/秒。如该图所示,加性相位噪声开始占主导地位,频率偏移低于10 kHz,DCBO分辨率为100 ppb(1e-7)。 对于10 bbp(1e-8)的分辨率,DCXO量化噪声的影响低于或略高于大多数基于MEMS或石英振荡器的固有相位噪声。 在这个级别上,DCXO量化噪声对相位噪声性能几乎没有影响。今天的现代DCXO,如SiTime的高精度SiT3907 [2],可轻松提供1 ppb或更高的分辨率,从而有效消除对输出相位噪声的任何量化影响。

更新率也可能是最终相位噪声的重要因素。通常,较低的更新速率导致来自相位检测器和环路滤波器的误差信号被DCXO长时间积分,这导致较高的相位噪声。图8中的仿真显示了分辨率为1 ppb的DCXO的更新率的影响。该模拟表明,即使在2500次更新/秒范围内的更新速率也足以确保量化噪声不会影响整体相位噪声。

 

 

 

使用DCXO时,还需要考虑低带宽PLL的稳定性。 除了环路滤波器响应之外,DCXO的更新速率和延迟还有助于环路的整体稳定性。为了保证稳定的操作,通常更新速率和更新延迟的倒数应该至少比目标环路带宽高10倍。 这意味着对于1 kHz的环路带宽,更新速率应该高于10 kHz,并且更新延迟短于100 us。幸运的是,可以支持这种规范的DCXO可以从多个来源获得[2]。

DCXO输出频率可以通过不连续的步骤进行控制。这导致了一旦PLL环路处于锁定状态就会出现频率误差的问题。这与DCXO分辨率和更新速率有关。实际上,低带宽PLL环路会在DCXO的输入端产生高斯噪声。 DCXO平均了这个噪音。 频率误差可以计算为DCXO输入端的量化噪声除以频率误差平均次数的平方根。例如,对于分辨率为1 ppb,更新速率为25000 update / s的DCXO,1s间隔内量化引起的频率误差为:

1ppb的/ SQRT(25000)=0.006ppb。
在更长的时间间隔内,频率误差会进一步下降。这种低频率误差允许在苛刻的应用中使用这种DCXO,例如需要非常严格频率锁定的电信。
使用DCXO时的另一个实现问题是相位检测器的选择。两个有吸引力的选项是:

1. 使用可在输出频率下工作的高速鉴相器(PD)
2.将输入和输出路径分为相位检测器并使用低速相位检测器。

在以太网情况下,PD之后是数字环路滤波器。首先,PD的输出需要数字化并传递给滤波器。虽然数字化仪所需的位数不高,但它必须以相当高的速率运行。第二个选项允许使用较慢的数字化仪,这可能更容易实施。 在这种情况下,数字转换器速率必须至少比环路滤波器带宽高10倍,以尽量减少对环路稳定性的影响。


6结论
基于PLL的VCXO和DCXO虽然需要精心设计的高分辨率PLL,但在拉动范围和灵活性方面具有优势。更具体地说,DCXO允许灵活的全数字实现低带宽PLL,实现高性能同步和抖动清除。今天的DCXO提供足够高的更新速率和分辨率,以确保任何量化对近相位噪声的影响都可以安全地忽略。


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